Mentor Graphics étend sa plate-forme de vérification fonctionnelle Questa et cible les designs faible consommation

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WILSONVILLE, Oregon, le 14 mai 2007 – Mentor Graphics Corporation (Nasdaq : MENT) étend sa plate-forme de vérification Questa™, solution complète combinant outils, méthodologie et partenariats pour conférer aux concepteurs un nouveau niveau de productivité et d'efficacité dans le domaine de la vérification. Cette annonce inclut la nouvelle plate-forme de vérification fonctionnelle Questa 6.3 qui permet la vérification fonctionnelle des aspects faible consommation et qui contient de puissantes fonctions de gestion de la vérification permettant de boucler la boucle entre le reporting, l'analyse et la documentation des tests de fonctionnalité. Elle inclut également un outil de debugging amélioré et la version 3.0 de la première méthodologie AVM (Advanced Verification Methodology) libre basée sur des standards de l'industrie.

« La consommation et la complexité des designs ont un impact essentiel sur les flots de vérification actuels », déclare Robert Hum, vice-président et directeur de la division Design Verification and Test de Mentor Graphics. « La complexité représente également un problème croissant pour l'environnement des outils. La plate-forme de vérification fonctionnelle Questa 6.3 vient à bout de ces défis, car elle fournit de nouvelles capacités essentielles tout en éliminant de nombreux problèmes associés aux outils et à leur intégration qui compliquent les flots actuels. Les équipes obtiennent ainsi le gain de productivité dont elles ont besoin pour concevoir des designs optimisés. »

Vérification de la fonctionnalité liée aux aspects basse consommation dans le code RTL
La gestion efficace de la consommation d'énergie représente un problème critique dans de nombreuses industries. En raison de la taille croissante des designs, les procédures traditionnelles d'insertion de commandes de puissance et de cellules à rétention et leur vérification fonctionnelle après le placement-routage ne sont plus adaptées aux conceptions impliquant des aspects faible consommation. La plate-forme de vérification fonctionnelle Questa 6.3 inclut une nouvelle technologie de simulation qui permet la vérification de la logique de commande de puissance au niveau RTL (Register Transfer Level) avant la synthèse, lorsque la validation et la correction des problèmes dans l'implémentation de l'architecture de puissance du système sont plus simples.

Avec Questa 6.3, les concepteurs peuvent spécifier des designs faible consommation sans modifier leur code RTL, réduisant ainsi la re-vérification coûteuse des blocs de propriété intellectuelle (IP) existants. Questa 6.3 simule avec précision le comportement de mise sous/hors tension pour vérifier que la puce fonctionne comme prévu dans toutes les configurations d'alimentation. Cette plate-forme facilite en outre la spécification des capacités de rétention des bascules (Eccles-Jordan et à verrouillage) déduites et des mémoires dans le design RTL. Ces fonctions permettent l'identification des bogues complexes (tels que l'interaction entre l'horloge du registre et les signaux de réinitialisation avec les états enregistrement, restauration et rétention) dès le début du cycle de conception.

Mentor Graphics soutient le format UPF (Unified Power Format) d'Accellera. Le fichier Questa Power Configuration File a été donné à Accellera et a servi au développement de ce nouveau standard qui offre la portabilité des données des designs faible consommation et l'interopérabilité des outils dans un flot de conception faible consommation.

La gestion complète de la vérification en boucle fermée génère des mesures exploitables
Les outils de vérification génèrent des volumes impressionnants de données. Le défi consiste à extraire des informations exploitables de cette montagne de données. La plate-forme de vérification fonctionnelle Questa 6.3 comporte une gamme d'outils de gestion de la vérification incluant une base de données UCDB (Unified Coverage Database) qui collecte et gère toutes les données de vérification, l'importation automatique des plans de vérification rédigés dans Microsoft Word, Excel et XML, ainsi qu'un système de suivi et de reporting qui ferme la boucle de vérification en fournissant des informations de couverture mappées au plan de vérification.

Questa Verification Manager optimise le processus de vérification en identifiant les tests redondants, les tests qui servent un objectif spécifique (couverture optimale dans un temps de simulation donné ou tests ciblant des zones de couverture spécifiques) et les zones fonctionnelles qui n'ont pas encore été vérifiées. Ces mesures exploitables permettent aux équipes de conception d'améliorer l'efficacité et de réduire la durée du cycle de couverture.

Amélioration du debugging et réduction du temps de réparation
Le temps nécessaire à l'analyse et à la résolution des bogues ralentit nettement le cycle de vérification. Questa 6.3 introduit de nouvelles fonctionnalités pour accélérer le debogage dont la traçabilité graphique et textuelle de résultats incorrects jusqu'à leur cause et une fonction innovante de debugging des assertions. L’Assertion Thread Viewer de Questa fournit une vue graphique de l'évaluation d'une assertion ou d'une propriété de couverture depuis l'activation initiale jusqu'au résultat final (réussite ou échec). Cette fonctionnalité fournit toutes les informations nécessaires pour comprendre la réussite ou l'échec d'une assertion et pour améliorer la qualité des assertions en identifiant les propriétés mal rédigées susceptibles d'avoir un impact grave sur les performances de la simulation.

AVM 3.0 étend la première méthodologie de vérification libre
La méthodologie AVM (Advanced Verification Methodology) de Mentor est la première véritable méthodologie de vérification complète utilisable du niveau système jusqu’à l'implémentation RTL. Elle rassemble des techniques avancées de vérification comme les stimuli aléatoires sous contraintes (constrained-random stimulus), une couverture fonctionnelle et des assertions dans un même environnement basé sur la modélisation au niveau transactionnel (TLM, Transaction Level Modeling) implémenté en SystemC et SystemVerilog. Toutes les bibliothèques AVM sont disponibles en code source SystemVerilog et SystemC. La version AVM 3.0 inclut désormais des fonctions améliorées de gestion et de reporting, davantage d'environnements d'intégration de blocs IP d'autres fournisseurs et un guide d'utilisation (AVM Verification Cookbook) enrichi d'informations sur la programmation orientée objets et sur l'utilisation des modules.

Disponibilité
La plate-forme de vérification Questa 6.3 sera disponible au cours du 2e trimestre 2007 et inclura l'accès au portail AVM. Pour plus d'informations, appelez le 1-800-547-3000 ou visitez le site www.mentor.com/questa

A propos de Mentor Graphics
Mentor Graphics Corporation (Nasdaq : MENT) est l'un des principaux fournisseurs mondiaux de solutions de conception électronique, pour le matériel et le logiciel, offrant des produits, des services de conseil et une assistance technique reconnue aux sociétés internationales les plus performantes du monde dans le domaine de l'électronique et des semi-conducteurs. Fondée en 1981, la société a réalisé un chiffre d'affaires de 800 millions de dollars américains au cours des 12 derniers mois et emploie environ 4 200 personnes dans le monde. Le siège social mondial est situé 8005 S.W. Boeckman Road, Wilsonville, Oregon 97070-7777. Site Web : http://www.mentor.com/.

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