HDL Designer Series
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| Date Begins | Date Ends | Time | Location | Register |
|---|---|---|---|---|
| Apr 27, 2009 | Apr 29, 2009 | 9:00am - 5:00pm | Munich, DE | Register |
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English Version
Dauer: 3 Tage
Preis: 1.950 EUR
Partnummer: 209128
Beschreibung
Das Tool HDL Designer ermöglicht dem Anwender ein digitales Design graphisch zu erfassen und aus dieser Graphik den entsprechenden VHDL oder Verilog Code automatisch zu generieren. Desweiteren verfügt HDL Designer über Designmanagement Funktionalitäten, die es dem Anwender ermöglichen aus HDL Designer den kompletten HDL Design Flow bis hin zum Place & Route zu verwalten. Der Teilnehmer erlernt sämtliche Möglichkeiten der graphischen Eingabe. Die Übungen führen von der Eingabe über die HDL Generierung und Kompilation bis zur Simulation, Synthese, Place & Route und der abschliessenden Gatelevel Simulation. In einer weiteren Übung wird die Animation von Zustandsmaschinen und Flußdiagrammmen gezeigt.
Inhalt
- Verwalten des kompletten HDL Design Flow mit dem Tool HDL Designer
- Erstellen von Block Diagrammen, Wahrheitstabellen und Flußdiagrammen
- Eingabe von Zustandsmaschinen und Erklärung der verschiedenen Formate
- Generieren und Kompilieren von VHDL/Verilog Code
- Einsatz von Versionskontrollmechanismen
- Einsatzmöglichkeiten und graphische Beschreibung von Testbenches
- Verifizieren des Codes mittels einer Testbench
- Verwendung von IEEE-, Design- und Herstellerbibliotheken
- Einlesen von bestehenden HDL Designs
- Einbinden von Xilinx und Altera IP
- Simulationsvergleich zwischen RTL- und Post Layout- Ergebnissen
- Dokumentationserstellung unter Zuhilfenahme von OLE und HTML
Teilnehmer
Hardware-Entwickler, die ein Design graphisch beschreiben und daraus VHDL/Verilog Code generieren möchten.
Voraussetzungen
- Englisch Kenntnisse
- Windows-Grundkenntnisse
- VHDL oder Verilog Grundkenntnisse