ModelSim: HDL Simulation

English Version

Dauer: 1 Tag
Preis: 650 EUR
Partnummer:  202339

Beschreibung

Dieser Kurs vermittelt den Umgang mit dem ModelSim Simulator. Die Teilnehmer erlernen die Simulation eines Design in einer der Hardwarebeschreibungssprachen VHDL oder Verilog. Außerdem wird auf die Vorbereitung und die Simulation eines Design eingegangen, welches in beiden Beschreibungssprachen vorliegt.

Inhalt

• Einführung in den ModelSim Simulator
• Kompilieren von VHDL und Verilog Beschreibungen
• Effiziente Nutzung der graphischen Oberfläche
• Erstellen von Projekten
• Einbinden von Libraries
• Simulation von mixed VHDL/Verilog Designs
• Erstellen und Ausführen von Scripten zur Automatisierung

Teilnehmer

Hardware-Entwickler, die VHDL/Verilog Designs simulieren möchten

Voraussetzungern

• Englisch-Kenntnisse
• VHDL oder Verilog Kenntnisse

Duration: 1 Day
Price: 650 EUR
Part Number:  202339

Description

HDL Simulation with ModelSim teaches you to effectively use ModelSim to verify VHDL, Verilog, and mixed VHDL/Verilog designs. You will learn how ModelSim supports HDL behavioral simulations, and some basic concepts in the digital design flow. Hands-on lab exercises will reinforce lecture and discussion topics and provide you with extensive tool usage experience under the guidance of our industry expert instructors.

You will learn how to

• Invoke the ModelSim program
• Prepare VHDL and Verilog data for use by ModelSim
• Create and use design Libraries
• Use ModelSim commands to run a simulation
• Create a simple simulation script
• Use ModelSim for batch simulations
• Use the ModelSim Graphical User Interface
• Create a ModelSim project
• Simulate VHDL or Verilog designs
• Simulate mixed VHDL/Verilog designs

Hands-On Labs

Throughout this course, extensive hands-on lab exercises provide you with practical experience in using ModelSim.  Hands-on lab topics include:

• ModelSim Graphic User Interface
• Invoke and use basic simulation commands
• Create a basic simulation script
• Create data libraries and simulate VHDL and Verilog designs
• Detect Verilog hazards
• Create a VHDL project
• Detect and fix an error in a VHDL design
• Create and simulate a mixed VHDL/Verilog design

Audience

Hardware, Software and System Engineers who perform VHDL, Verilog or mixed-VHDL/Verilog simulation and analysis.

Prerequisites

• Some VHDL or Verilog knowledge
• Some familiarity with digital design concepts 

Key Topics

• ModelSim Windows
• Steps to Invoke a Design
• Libraries in the ModelSim Environment
• Supporting Files
• VHDL/Verilog Design Methods
• Create and simulate mixed VHDL/Verilog HDL designs
• VHDL Configuration files
• VITAL Simulation Modeling language
• Design Hierarchy / Building and Simulating Designs
• Verilog Hazards