Get started with Assertion-based Verification - ModelSim DE Seminar

Seminar
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Überblick

TRIAS Mikroelektronik lädt Sie herzlich ein zu unseren Assertion-based Verification Seminaren.

Erleben Sie die Vorteile der Assertion-based Verifikationsmethodik, die erstmalig funktionale Verifikation und eine vorher nicht gekannte Debug Effektivität realisiert. Probleme der Spezifikationsumsetzung oder begrenzten Beobachtbarkeit während der Simulation gehören der Vergangenheit an.

Das Seminar wird von unseren praxiserfahrenen Applikationsingenieuren entwickelt und gehalten. Nutzen Sie die Pausen und das Mittagessen für Diskussionen mit anderen Teilnehmern und unseren Experten.

Melden Sie sich und interessierte Kollegen noch heute an. Die Plätze sind begrenzt! Die Teilnahme ist kostenlos und umfaßt Mittagessen und Pausengetränke. Die Veranstaltungsorte und Termine finden Sie auf der Registrierungsseite. Anmeldeschluß ist 2 Wochen vor dem jeweiligen Termin. Den genauen Veranstaltungsort teilen wir Ihnen nach Anmeldeschluß mit.

Die Seminarsprache ist Deutsch.

Viel Erfolg wünscht Ihnen
Ihr TRIAS-Team  

Was wir Ihnen zeigen?

  • Assertion-based Verifikation ABV erhöht die Designsicherheit, senkt den Debugging Aufwand und verkürzt die Entwicklungszeit.
  • SystemVerilog und PSL Assertions können Sie zusammen mit Ihren Verilog und VHDL Design Sourcen verwenden.
  • Übertragung der ABV Methodik und des Nutzens auf Ihre individuelle Applikation.
  • Planung der weiteren Vorgehensweise für Ihren Einsatz

Über den Moderator

Presenter Image Hans-Juergen Schwender

Hans has more than 15 years of experience in ASIC/FPGA design and holds a Diploma in Electrical Engineering. He worked for 11 years at Philips Kommunikations Industries AG, Lucent Technologies, Nürnberg, Germany and Infineon Technologies Corp. San Jose, CA, USA, focussing on ASIC specification, design and verification but also embedded software design.

Since then he works for TRIAS Mikroelektronik, Krefeld, Germany as Technical Marketing Engineer EDA, he's covering most of the Mentor Graphics products for HDL design and verifcation.

Wer sollte teilnehmen?

  • FPGA & ASIC Design- und Verifikationsingenieure, die Simulation betreiben. Die Verwendung von ModelSim ist dabei nicht zwingend.
  • Projektleiter
  • Entwicklungsleiter
  • Geschäftsführer abh. vom Aufgabenbereich

Agenda

09:00 Begrüßung und Vorstellung
09:15 Mentor Graphics HDL Design Flow
09:30 ModelSim DE: Assertions, Debug & Analysis, Coverage - Teil 1
10:30 Kaffeepause
11:00 ModelSim DE: Assertions, Debug & Analysis, Coverage - Teil 2
11:45 Einführung in Assertions, deren Nutzen und Sprache - Teil 1
12:15 Mittagessen
13:15 Einführung in Assertions, deren Nutzen und Sprache - Teil 2
14:00 Demonstration des Assertion Einsatzes in einem HDL Design
14:45 Diskussion und Verabschiedung